課程目標(biāo) |
| 本課程通過(guò)大量的實(shí)際電路設(shè)計(jì)，使得學(xué)員可以在較短時(shí)間內(nèi)具備電路板設(shè)計(jì)的全面能力。 |
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培養(yǎng)對(duì)象 |
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對(duì)電路原理知識(shí)有一定了解，有過(guò)單片機(jī)或相關(guān)電路設(shè)計(jì)經(jīng)驗(yàn)的工程師，企業(yè)硬件設(shè)計(jì)部門負(fù)責(zé)人。 |
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班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576/13918613812( 微信同號(hào)) |
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為了保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限3到5人，多余人員安排到下一期進(jìn)行。 |
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.質(zhì).量.保.障. |
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1、培訓(xùn)過(guò)程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽(tīng)；
2、培訓(xùn)結(jié)束后免費(fèi)提供半年的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 。專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。 |
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教學(xué)時(shí)間，教學(xué)地點(diǎn) |
上課地點(diǎn)：【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】：北京中山/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道） 【沈陽(yáng)分部】：沈陽(yáng)理工大學(xué)/六宅臻品 【鄭州分部】：鄭州大學(xué)/錦華大廈 【石家莊分部】：河北科技大學(xué)/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
近開(kāi)課時(shí)間(周末班/連續(xù)班/晚班）：PCB Layout班開(kāi)課：2025年4月7日............................ |
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實(shí)驗(yàn)設(shè)備 |
資深工程師授課
◆外地學(xué)員：代理安排食宿（需提前預(yù)定）
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
專注高端培訓(xùn)17年，曙海提供的課程得到本行業(yè)的廣泛認(rèn)可，學(xué)員的能力
得到大家的認(rèn)同，受到用人單位的廣泛贊譽(yù)。
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師資團(tuán)隊(duì) |
◆【趙老師】
10年來(lái)一直從事FPGA數(shù)字電路設(shè)計(jì)，高速DSP軟硬件的開(kāi)發(fā)，高速PCB，Layout設(shè)計(jì)經(jīng)驗(yàn)非常豐富。
精通Allegro cadence和candence SPECCTRAQuest等信號(hào)完整性仿真，精通高速PCB
SI仿真、Altium Designer以及PADS工具 。成功開(kāi)發(fā)了多個(gè)高速DSP和FPGA結(jié)合的高難度項(xiàng)目。
◆【黃老師】
有15年的FPGA和DSP系統(tǒng)硬件開(kāi)發(fā)經(jīng)驗(yàn),8年視頻和圖像處理領(lǐng)域的高速DSP系統(tǒng)硬、軟件和FPGA系統(tǒng)的設(shè)計(jì)和開(kāi)發(fā)經(jīng)驗(yàn)，高速系統(tǒng)設(shè)計(jì)經(jīng)驗(yàn)非常豐富，精通Allegro
cadence和candence SPECCTRAQuest等信號(hào)完整性仿真，精通高速PCB SI仿真工具以及PADS,Altium
Designer等PCB設(shè)計(jì)工具。
★更多師資力量請(qǐng)見(jiàn)曙海師資團(tuán)隊(duì)。 |
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課程進(jìn)度安排 |
| 課程大綱 |
| 第一階段-原理圖設(shè)計(jì) |
| 1. 繪制電路原理圖
1.1. 繪制電路原理圖的原則及步驟
1.2. 對(duì)原理圖的操作
1.3. 對(duì)元器件的操作
1.4. 繪制電路原理圖
1.5. 電路原理圖繪制的相關(guān)技巧
1.6. 實(shí)例介紹
1.7. 編譯項(xiàng)目及查錯(cuò)
1.8. 生成原理圖網(wǎng)絡(luò)表文件
1.9. 生成和輸出各種報(bào)表和文件
2. 原理圖元器件庫(kù)管理
2.1 繪制元器件
2.2 庫(kù)文件輸出報(bào)表
3. 電路原理圖繪制的優(yōu)化方法
3.1 使用網(wǎng)絡(luò)標(biāo)號(hào)進(jìn)行電路原理圖繪制的優(yōu)化
3.2 使用端口進(jìn)行電路原理圖繪制的優(yōu)化
3.3 使用自上而下的層次電路設(shè)計(jì)方法優(yōu)化繪制
3.4 使用自下而上的層次電路設(shè)計(jì)方法優(yōu)化繪制
3.5 層次設(shè)計(jì)電路的特點(diǎn)
3.6 在電路中標(biāo)注元件其他相關(guān)參數(shù)優(yōu)化繪制
3.7 使用畫(huà)圖工具欄在電路中標(biāo)注輸入／輸出信號(hào)
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| 第二階段-PCB板設(shè)計(jì) |
| 4. PCB設(shè)計(jì)
4.1 創(chuàng)建pcb文件
4.2 pcb設(shè)計(jì)環(huán)境
4.3 元器件在altium designer中的驗(yàn)證
4.4 制作元件封裝
4.5 規(guī)劃電路板及參數(shù)設(shè)置
4.6 設(shè)置工作層
4.7 設(shè)置網(wǎng)格及圖紙頁(yè)面
4.8 設(shè)置工作層面的顏色及顯示
4.9 設(shè)置系統(tǒng)環(huán)境參數(shù)
4.10 載入網(wǎng)絡(luò)表
5. 元件布局、布線
5.1 手動(dòng)布局
5.2 自動(dòng)布局
5.3 密度分析
5.4 三維預(yù)覽
5.5 pcb布線
6. pcb的輸出
6.1 pcb報(bào)表輸出
6.2 創(chuàng)建gerber文件
6.3 創(chuàng)建鉆孔文件
6.4 用戶向pcb加工廠商提交的信息
6.5 pcb和原理圖的交叉探針
6.6 智能pdf向?qū)? |
第三階段-電磁兼容的電路板設(shè)（高級(jí)設(shè)計(jì)） |
7. 濾波與屏蔽
7.1 濾波器件
7.2 旁路、濾波電容
7.3 額定電壓
7.4 絕緣電阻及漏電流
7.5 諧振頻率
7.6 電容選擇的要點(diǎn)
7.7 pcb板上電容的應(yīng)用
7.8 濾波電路的設(shè)計(jì)
7.9 屏蔽
7.9.1屏蔽的原理
7.9.2屏蔽的規(guī)則
7.9.3設(shè)備孔的屏蔽 8. 電源完整性設(shè)計(jì)
8.1電源噪聲分析
8.1.1噪聲問(wèn)題與分析
8.1.2同步開(kāi)關(guān)噪聲
8.2電路去耦
8.2.1去耦電容的配置原則
8.2.2電容選擇
8.3電容組合的選擇
8.4電容在設(shè)計(jì)中的注意事項(xiàng)
8.5電容的擺放
8.6回路設(shè)計(jì)
8.6.1小環(huán)路設(shè)計(jì)173
8.6.2小化ssn174
9. 信號(hào)完整性分析
9.1信號(hào)完整性問(wèn)題
9.1.1典型si問(wèn)題
9.1.2si產(chǎn)生的因素
9.1.3電氣封裝中的
9.2si分析
9.2.1設(shè)計(jì)流程中的si分析
9.2.2si分析原則
9.3電路設(shè)計(jì)中的si問(wèn)題
9.3.1上升時(shí)間與si的關(guān)系
9.3.2傳輸線效應(yīng)、反射及串?dāng)_
9.3.3電源/地噪聲
9.4si解決措施
9.4.1隔離
9.4.2阻抗匹配
9.4.3內(nèi)電層與分割
9.4.4信號(hào)布線
9.4.5串?dāng)_
9.4.6電源退耦
9.5信號(hào)完整性小化原則
9.5.1串?dāng)_小化
9.5.2減小軌道塌陷
9.5.3網(wǎng)絡(luò)中信號(hào)質(zhì)量問(wèn)題的小化
9.5.4減小電磁干擾
10. 無(wú)線通信pcb設(shè)計(jì)與電磁兼容
10.1板材
10.1.1普通板材
10.1.2射頻專用板材
10.2隔離與屏蔽
10.2.1器件布局
10.2.2隔離
10.2.3屏蔽
10.3濾波
10.3.1電源的濾波
10.3.2線路的濾波
10.4接地
10.4.1就近接地
10.4.2大面積接地
10.4.3地平面的分布
10.4.4射頻接地
10.4.5接地應(yīng)注意的問(wèn)題
10.5布線
10.5.1阻抗
10.5.2轉(zhuǎn)角
10.5.3微帶線布線
10.5.4微帶線耦合
10.5.5微帶線功分器
10.5.6帶狀線布線
10.5.7信號(hào)線處理
10.5.8其他設(shè)計(jì)考慮
10.6射頻設(shè)計(jì)實(shí)例
10.6.1系統(tǒng)結(jié)構(gòu)
10.6.2無(wú)線終端硬件設(shè)計(jì)
10.6.3pcb板的抗干擾設(shè)計(jì) |
第四階段-FPGA設(shè)計(jì)實(shí)戰(zhàn) |
11. FPGA設(shè)計(jì)實(shí)例
11.1 創(chuàng)建FPGA項(xiàng)目
11.1.1 從【Fies】面板中創(chuàng)建FPGA項(xiàng)目
11.1.2 從主頁(yè)（Home）中創(chuàng)建FPGA項(xiàng)目
11.1.3 從主菜單中創(chuàng)建FPGA項(xiàng)目
11.2 VHDL語(yǔ)言設(shè)計(jì)單元電路實(shí)例
11.2.1 為項(xiàng)目添加VHDL文件
11.2.2 編輯VHDL文件
11.2.3 根據(jù)VHDL文件創(chuàng)建原理圖元件符號(hào)
11.2.4 為新創(chuàng)建的原理圖元件命名
11.2.5 為項(xiàng)目添加原理圖文件
11.2.6 新創(chuàng)建元件的放置方法
11.3 FPGA項(xiàng)目設(shè)計(jì)實(shí)例
11.3.1 創(chuàng)建項(xiàng)目
11.3.2 為項(xiàng)目添加已有文件
11.3.3 BCD計(jì)數(shù)器項(xiàng)目文件內(nèi)容
11.3.4 創(chuàng)建項(xiàng)目的VHDL元件庫(kù)
11.3.5 編譯庫(kù)文件
11.3.6 創(chuàng)建項(xiàng)目元件庫(kù)
11.3.7 編輯項(xiàng)目原理圖
11.3.8 根據(jù)VHDL創(chuàng)建圖紙符號(hào)
11.3.9 放置導(dǎo)線、總線和網(wǎng)絡(luò)標(biāo)簽
11.4 創(chuàng)建VHDL測(cè)試平臺(tái)
11.11.1 創(chuàng)建項(xiàng)目的VHDL程序
11.11.2 創(chuàng)建VHDL測(cè)試平臺(tái)
11.5 設(shè)計(jì)項(xiàng)目仿真
11.5.1 仿真參數(shù)設(shè)置
11.5.2 仿真初始化
11.5.3設(shè)置斷點(diǎn)
11.5.4 運(yùn)行仿真 12. FPGA綜合布線設(shè)計(jì)實(shí)例
12.1 打開(kāi)項(xiàng)目
12.2 創(chuàng)建約束文件
12.2.1 為項(xiàng)目添加約束文件
12.2.2 選擇FPGA芯片
12.2.3 添加端口約束
12.2.4 添加信號(hào)約束
12.3 添加管腳配置
12.4 項(xiàng)目結(jié)構(gòu)文件
12.5 編譯和綜合
12.5.1 啟動(dòng)LiveDesign設(shè)計(jì)環(huán)境
12.5.2 設(shè)定硬件芯片
12.5.3 第三方開(kāi)發(fā)工具的掛接
12.5.4 編譯項(xiàng)目進(jìn)程（Compile）
12.5.5 項(xiàng)目綜合進(jìn)程（Synthesize）
12.6 布局布線進(jìn)程（Build）
12.6.1 轉(zhuǎn)換設(shè)計(jì)【Translate Design】
12.6.2 映射【Map Design Tb FPGA】
12.6.3 布局與布線【Place and Route】
12.6.4 時(shí)序分析【Timing Analysis】
12.6.5 創(chuàng)建Bit文件【Make Bit File】
12.7 下載Bit文件
13. 嵌入式系統(tǒng)設(shè)計(jì)
13.1 嵌入式系統(tǒng)簡(jiǎn)介
13.1.1 嵌入式系統(tǒng)的定義
13.1.2 Altium Designer嵌入式系統(tǒng)設(shè)計(jì)簡(jiǎn)介
13.1.3 Altium Designer嵌入式系統(tǒng)設(shè)計(jì)步驟
13.1.4 Altium Designer嵌入式系統(tǒng)設(shè)計(jì)基本知識(shí)
13.2 創(chuàng)建一個(gè)新的FPGA項(xiàng)目
13.3 繪制原理圖
13.3.1 檢索元件及添加元件庫(kù)
13.3.2 放置元件
13.3.3 放置導(dǎo)線、總線和總線連接器
13.3.4 放置電源端口
13.3.5 元件自動(dòng)標(biāo)識(shí)
13.3.6 放置忽略ERC檢查指示符
13.4 創(chuàng)建嵌入式軟件項(xiàng)目
13.11.1 創(chuàng)建嵌入式軟件項(xiàng)目
13.11.2 編寫(xiě)c語(yǔ)言程序
13.5 設(shè)置嵌入式軟件項(xiàng)目選項(xiàng)參數(shù)
13.6 設(shè)置項(xiàng)目間的關(guān)聯(lián)屬性
13.6.1 設(shè)置處理器屬性
13.6.2 建立項(xiàng)目關(guān)聯(lián)體系
13.7 為項(xiàng)目添加配置
13.8 編譯項(xiàng)目產(chǎn)生的文件簡(jiǎn)介
13.9 下載驗(yàn)證設(shè)計(jì) |
第五階段-電腦主板設(shè)計(jì)實(shí)戰(zhàn) |
電腦主板設(shè)計(jì)主要內(nèi)容有:
1.電腦功能方框圖培訓(xùn)。
2.元件庫(kù)建立管理
3.電腦原理圖設(shè)計(jì)
4.電腦PCB疊層結(jié)構(gòu)、阻抗控制介紹
5.電腦PCB布局以及布線設(shè)計(jì)
6.電腦EMC設(shè)計(jì)
7.電腦PCB設(shè)計(jì)實(shí)例 |
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總部李老師