課程目標(biāo) |
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設(shè)計(jì)出可制造的數(shù)字集成電路芯片。 |
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培養(yǎng)對(duì)象 |
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具備硬件系統(tǒng)開發(fā)設(shè)計(jì)經(jīng)驗(yàn)的工程師，或者具有一定基礎(chǔ)的電子類專業(yè)的大學(xué)生和研究生。 |
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.入.學(xué).要.求. |
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學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識(shí)：
◆ 具備硬件系統(tǒng)開發(fā)設(shè)計(jì)經(jīng)驗(yàn)的工程師，或者具有一定數(shù)字電路基礎(chǔ)；
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
★實(shí)驗(yàn)設(shè)備請(qǐng)點(diǎn)擊這兒查看★ |
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.班.級(jí).規(guī).模.及.環(huán).境 |
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為了保證培訓(xùn)效果，增加互動(dòng)環(huán)節(jié)，我們堅(jiān)持小班授課，每期報(bào)名人數(shù)限5人，多余人員安排到下一期進(jìn)行。 |
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時(shí)間地點(diǎn) |
上課地點(diǎn)：【【上海】：同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】：電影大廈(地鐵一號(hào)線大劇院站)
【北京分部】：鑄誠大廈/人民大學(xué) 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領(lǐng)館區(qū)1號(hào)（中和大道）
近開課時(shí)間(周末班/連續(xù)班/晚班）：芯片設(shè)計(jì)開課：2014年08月31日
本課程每期班限額5名，報(bào)滿即停止報(bào)名，請(qǐng)?zhí)崆霸诰�或電話預(yù)約
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學(xué)時(shí)和費(fèi)用 |
◆課時(shí)： 共6天,36學(xué)時(shí)
◆外地學(xué)員：代理安排食宿（需提前預(yù)定） |
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新 優(yōu) 惠 措 施 |
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◆團(tuán)體報(bào)名優(yōu)惠措施：兩人95折優(yōu)惠，三人或三人以上9折優(yōu)惠 |
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.質(zhì).量.保.障. |
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1、培訓(xùn)過程中，如有部分內(nèi)容理解不透或消化不好，可免費(fèi)在以后培訓(xùn)班中重聽；
2、培訓(xùn)結(jié)束后免費(fèi)提供一個(gè)月的技術(shù)支持，充分保證培訓(xùn)后出效果；
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
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課程進(jìn)度安排 |
課程大綱 |
| 第一階段 |
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1、Cadence設(shè)計(jì)平臺(tái)DFII及啟動(dòng)命令I(lǐng)CFB
1.1 Cadence設(shè)計(jì)平臺(tái)
1.2 啟動(dòng)Cadence
2、Composer原理圖輸入工具
2.1 啟動(dòng)Cadence建立一個(gè)新的工作庫
2.2 建立新單元
2.3 晶體管級(jí)原理圖
3、 變量、端口和單元的命名規(guī)則
4、Verilog仿真
4.1 Composer原理圖的Verilog仿真
4.2 Composer工具中的行為級(jí)Verilog代碼
4.3 獨(dú)立的Verilog仿真
4.4 Verilog仿真中的時(shí)序 |
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實(shí)驗(yàn)：mips處理器設(shè)計(jì) |
第二階段 |
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1、Virtuoso版圖編輯器
2.1 反相器原理圖
2.2 反相器版圖
2.3 打印版圖
2.4 生成提取視圖
2.4 版圖對(duì)照原理圖檢查
3 單元設(shè)計(jì)全流程
4、標(biāo)準(zhǔn)單元設(shè)計(jì)模板
4.1 標(biāo)準(zhǔn)單元幾何尺寸說明
4.2 標(biāo)準(zhǔn)單元I/O端口布置
4.3 標(biāo)準(zhǔn)單元晶體管尺寸選擇 |
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實(shí)驗(yàn)：單元設(shè)計(jì) |
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第三階段 |
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1 Spectre模擬仿真器
1.1 原理圖仿真（瞬態(tài)仿真）
1.2 Spectre模擬環(huán)境下仿真
1.3 用配置視圖仿真
1.4 模擬／數(shù)字混合仿真
1.5 靜態(tài)仿真
1.6 參數(shù)化仿真
1.7 功耗測(cè)量
2 單元表征
2.1 Liberty文件格式
2.2 用ELC表征單元
2.3 用Spectre表征單元
2.4 把Liberty轉(zhuǎn)換成Synopsys數(shù)據(jù)庫格式
3 Verilog綜合
3.1 用dc_shell進(jìn)行Synopsys Design Compiler綜合
3.2 Cadence RTL Compiler綜合
3.3 把結(jié)構(gòu)描述Verilog輸入到CadenceDFII設(shè)計(jì)平臺(tái)中
3.4 綜合后Verilog仿真 |
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實(shí)驗(yàn)：綜合后Verilog仿真 |
第四階段 |
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1、 抽象生成
1.1 將庫讀入到Abstract中
1.2 找出單元中的端口
1.3 提取步驟
1.4 抽象步驟
1.5 生成LEF（庫轉(zhuǎn)換格式）文件
1.6 修改LEF文件
2 SOC Encounter布局布線
2.1 Encounter用戶圖形界面
2.2 用配置文件進(jìn)行設(shè)計(jì)輸入
2.3 編寫SOC Encounter腳本
3 芯片組裝
3.1 用ccar進(jìn)行模塊布線
3.2 用ccar完成內(nèi)核至焊盤框的布線
3.3 生成終的GDSII
4 微型MIPS處理器
4.1 微型MIPS處理器
4.2 微型MIPS：展平設(shè)計(jì)工具流程
4.3 微型MIPS：層次化設(shè)計(jì)工具流程 |
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實(shí)驗(yàn)：
1、抽象生成
2、SOC Encounter布局布線和芯片組裝 |
第五階段 |
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1、基于IP核的設(shè)計(jì),IP核的SoC設(shè)計(jì)方法
2、cmos工藝基礎(chǔ)
2.1 mos器件物理本質(zhì)
2.2 基本的cmos制造流程 533
2.3、展望 |
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實(shí)驗(yàn)：IP核的SoC設(shè)計(jì) |
第六階段 微型MIPS處理器項(xiàng)目實(shí)戰(zhàn) |
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1 微型MIPS處理器
1.2 微型MIPS：展平設(shè)計(jì)工具流程
1.2.1 綜合
1.2.2 布局布線
1.2.3 仿真
1.2.4 終組裝
1.3 微型MIPS：層次化設(shè)計(jì)工具流程
1.3.1 綜合
1.3.2 宏模塊內(nèi)布局布線
1.3.3 準(zhǔn)備層次結(jié)構(gòu)中的定制電路
1.3.4 生成宏模塊的抽象視圖
1.3.5 含宏模塊的布局布線
1.3.6 仿真
1.3.7 終組裝 |
第七階段 DSP系統(tǒng)的VLSI設(shè)計(jì) |
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1，數(shù)字信號(hào)處理算法
2，DFG分析
3，F(xiàn)PGA數(shù)字信號(hào)處理系統(tǒng)
4，IP軟核驗(yàn)證
5， A/D與D/A電路 |
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實(shí)驗(yàn)：
1、 DSP處理器設(shè)計(jì)
2、Verilog HDL練習(xí) |
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